Processo de Síntese de Circuitos Lógicos Assíncronos
Autores
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1955 |
338,131,395
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1956 |
338,131,395
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1957 |
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Informações:
Publicações do PESC
Este trabalho desenvolve uma metodologia de síntese de circuitos lógicos assíncronos aplicada a circuitos integrados VLSI. Além disso desenvolve também um modelo para a conversão de projetos síncronos em assíncronos, concluindo por sua aplicabilidade. A possibilidade da utilização do ferramental preexistente voltado para síntese de circuitos síncronos convencionais é um dos principais aspectos analisados. Foram desenvolvidas aplicações nas áreas de sistemas auto-oscilantes e projetos visando a testabilidade na produção. Os resultados obtidos em simulações corroboram os resultados previstos analiticamente.
This work presents a synthesis methodology for VLSI asynchronous logic circuits. A model for the conversion of synchronous design into an asynchronous version is also presented, showing the applicability of the proposal. The use of preexistent tools dedicated to the synthesis of conventional synchronous circuits is analyzed. Applications were developed for self-oscillatory systems and design for testability. Simulation results agree with those predicted analytically.