Estudo e Avaliação de Arquiteturas RISC para Uso em Sistemas Multiprocessadores
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Publicações do PESC
Esta tese está dividida em duas partes: a primeira faz a análise das características de alguns microprocessadores FUSC de 32 bits e a segunda estuda as alternativas para a implementação de uma destas arquiteturas, no caso o SPARC.
A primeira parte deste estudo foi realizada para permitir a escolha do microprocessador a ser utilizado no projeto MULTIPLUS, um sistema multiprocessador em desenvolvimento no NCE/UFRJ. Duas características foram consideradas fundamentais nas arquiteturas candidatas: permitir o desenvolvimento de uma arquitetura compatível com o processador inicialmente utilizado e possuir suporte para uso em sistemas multiprocessadores.
A segunda parte desta tese faz um estudo sobre as opções de implementação para a arquitetura escolhida: o processador SPARC. O SPARC tem uma arquitetura aberta e permite a existência de implementações diversas, embora mantendo compatibilidade binária. O simulador funcional SIMUS foi elaborado para avaliar opções para o tamanho do conjunto de registradores, para a organização do barramento e para a estrutura de uma cache interna. Os resultados desta simulação são mostrados e analisados, e uma proposta e implementação para a arquitetura em estudo é apresentada.
This thesis consists of two parts: the first analyses the characteristics of some 32 bit FUSC microprocessors and the second one studies the options for the implementation of one of these microprocessors architectuest: the SPARC.
The first part of this work has been done to help the choice of a RISC microprocessor for the MULTIPLUS project, a shared memory multiprocessor system under development at NCE/UFRJ. Two fundamental characteristics of the candidate architectures have been considered: it should allow the local development of a compatible arcliitecture that could replace the commercial processor to be initially used and it should have support for use in multiprocessor systems.
The second part of this thesis studies options for the implementation of the chosen architecture: the SPARC processor. The SPARC has an open architecture which allows different implementations, ile keeping binary compatibility. The SIMUS functional sirnulator has been developed to evaluate options to the register file size, to the bus organization and to an interna1 cache structure. The res~ilts of this sim~dationa re shown and analysed, and an implementation proposal for the studied architecture is presented.